欢迎来到EDA中国!
当前位置:网站首页 >资源共享 > FPGA

Verilog HDL语言教程第十三章--语法参考

  • 415k
  • pdf
  •  
  •  
  • 下载
  • 2013-04-26
  • 软件简介
关键词
以下是Verilog HDL 硬件描述语言的关键词。注意,只有小写的名字才是关键词。
a l w a y s a n d a s s i g n
b e g i n b u f b u f i f 0 b u f i f 1
c a s e c a s e x c a s e z c m o s
d e a s s i g n d e f a u l t d e f p a r a m d i s a b l e
e d g e e l s e e n d e n d c a s e e n d m o d u l e
e n d f u n c t i o n e n d p r i m i t i v e e n d s p e c i f y e n d t a b l e e n d t a s k
e v e n t
f o r f o rc e f o re v e r f o r k f u n c t i o n
h i g h z 0 h i g h z 1
i f i f n o n e i n i t i a l i n o u t i n p u t
i n t e g e r
j o i n
l a r g e
m a c ro m o d u l e m e d i u m m o d u l e
n a n d n e g e d g e n m o s n o r n o t
n o t i f 0 n o t i f 1
o r o u t p u t
p a r a m e t e r p m o s p o s e d g e p r i m i t i v e p u l l 0
p u l l 1 p u l l u p p u l l d o w n
rc m o s re a l re a l t i m e re g re l e a s e
re p e a t r n m o s r p m o s rt r a n rt r a n i f 0
rt r a n i f 1
s c a l a re d s m a l l s p e c i f y s p e c p a r a m s t ro n g 0
s t ro n g 1 s u p p l y 0 s u p p l y 1
t a b l e t a s k t i m e t r a n t r a n i f 0
t r a n i f 1 t r i t r i 0 t r i 1 t r i a n d
t r i o r t r i re g
v e c t o re d
w a i t w a n d w e a k 0 w e a k 1 w h i l e
w i re w o r
x n o r xor
源自IEEE Std 1364-1995 ,Copyright © 1995, I E E E, All rights reserved.
语法规范
下列规范应用于语法描述,规则采用巴科斯—诺尔范式( B N F)书写:
1) 语法规则按自左向右非终结字符的字母序组织。
2) 保留字、操作符和标点标记是语法的组成部分,以粗体字表示。
3) 非终结名字前的斜体名字的语义表示与非终结名字相关联。
4) 非粗体的垂直符号( |)用于分离可替换的选项。
5) 非粗体的方括号([ . . . ])表示可选项。
6) 非粗体的大括号({ . . . })表明某项可以重复0次或多次。
7) 以粗体出现的方括号、圆括号、大括号( [...], (...){...},)以及其他符号(如;)表示符
号是语法的组成部分。
8) 起始的非终结名字为“源文本( s o u r c e t e x t)”
9) 此语法中使用的终结名字以大写形式出现。c
关键字 : 建模实例 HDL Verilog 语言 
获取帮助