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Verilog HDL语言教程第五章--门电平模型化

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  • 2013-04-26
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5.1 内置基本门
Verilog HDL中提供下列内置基本门:
1) 多输入门:
and, nand,or, nor, x o r, x n o r
2) 多输出门:
buf, not
3) 三态门:
bufif0, bufif1, notif0,notif1
4) 上拉、下拉电阻:
pullup, pulldown
5) MOS开关:
cmos, nmos, pmos, rcmos, rnmos, rpmos
6) 双向开关:
tran,tranif0, tranif1, rtran, rtranif0, rt r a n i f 1
门级逻辑设计描述中可使用具体的门实例语句。下面是简单的门实例语句的格式。
g a t e t y p e[i n s t a n c e n a m e] (term1, term2, . . . ,term) ;N
注意,i n s t a n c e n a m e是可选的; g a t e t y p e为前面列出的某种门类型。各t e r m用于表示与
门的输入/输出端口相连的线网或寄存器。
同一门类型的多个实例能够在一个结构形式中定义。语法如下:
g a t e t y p e
[i n s t a n c e n a m e 1] (term11, term12, . . .,term)1 ,N
[i n s t a n c e n a m e 2] (term21, term22, . . .,term)2 ,N
. . .
[i n s t a n c e n a m e M] (termM1, termM2, . . .,term)M ;N
5.2 多输入门
内置的多输入门如下:
and nand nor or xor xnor
这些逻辑门只有单个输出, 1个或多个输入。多输入
门实例语句的语法如下:
m u l t i p l e i n p u t g a t e t y p e
[i n s t a n c e n a m e] (OutputA, Input1, Input2, . . .,Inpu)t ;N
第一个端口是输出,其它端口是输入
关键字 : 模型化 门电平 erilog HDL 语言 
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