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基于VHDL的串口RS232电路设计

发布时间: 2013-07-07 21:24:25     来源: EDA中国

基于VHDL的串口RS232电路设计

随着电子技术的发展,现场可编程门阵列 FPGA和复杂可编程逻辑器件CPLD的出现,使得电子系统的设计者利用与器件相应的电子CAD软件,在实验室里就可以设计自己的专用集成电路ASIC器件。这种可编程ASIC不仅使设计的产品达到小型化、集成化和高可靠性,而且器件具有用户可编程特性,大大缩短了设计周期,减少了设计费用,降低了设计风险。目前数字系统的设计可以直接面向用户需求,根据系统的行为和功能要求,自上至下地逐层完成相应的描述﹑综合﹑优化﹑仿真与验证,直到生成器件,实现电子设计自动化。其中电子设计自动化(EDA)的关键技术之一就是可以用硬件描述语言(HDL)来描述硬件电路。 VHDL是用来描述从抽象到具体级别硬件的工业标准语言,它是由美国国防部在80年代开发的HDL,现在已成为IEEE承认的标准硬件描述语言。VHDL 支持硬件的设计、验证、综合和测试,以及硬件设计数据的交换、维护、修改和硬件的实现,具有描述能力强、生命周期长、支持大规模设计的分解和已有设计的再利用等优点。利用VHDL这些优点和先进的EDA工具,根据具体的实际要求,我们可以自己来设计串口异步通信电路。 


2串口异步通信的帧格式和波特率


2.1 串行异步通信的帧格式

在串行异步通信中,数据位是以字符为传送单位,数据位的前、后要有起始位、停止位,另外可以在停止位的前面加上一个比特位(Bit)的校验位。其帧格式如图1所示。




起始位是一个逻辑0,总是加在每一帧的开始,为的是提醒数据接收设备接收数据,在接收数据位过程中又被分离出去。数据位根据串行通信协议,允许传输的字符长度可以为5、6、7或8位。通常数据位为7位或8位,如果要传输非ASCII数据(假如使用扩展字符设置的文本或者二进制数据),数据位格式就需要采用8 位。数据位被传输时从一个字符的最低位数据开始,最高位数据在最后。例如字母C在ASCII表中是十进制67,二进制的01000011,那么传输的将是 11000010。校验位是为了验证传输的数据是否被正确接收,常见的校验方法是奇、偶校验。另外校验位也可以为0校验或者1校验,即不管数据位中1的个数是多少,校验位始终为0或者1,如果在传输的过程中校验位发生了变化,这就提示出现了某类错误。不过,在传输数据的时候,也可以不用校验位。停止位,为逻辑1,总在每一帧的末尾,可以是1位、1.5位或者2位。最常用的是1位,超过1位的停止位通常出现在这样的场合:在处理下一个即将发送来的字符之前接收设备要求附加时间。


2.2 串行异步通信的波特率

串行口每秒发送或接收数据的位数为波特率。若发送或接收一位数据需要时间为T,则波特率为1/ T,相应的发送或接收时钟为1/T Hz。发送和接收设备的波特率应该设置成一致,如果两者的波特率不一致,将会出现校验错或者帧错。


3 串行发送电路的设计


为简化电路设计的复杂性,采用的帧格式为: 1位开始位+8位数据位+1位停止位,没有校验位,波特率为9600。


3.1 波特率发生器的设计

要产生9600波特率,要有一个不低于9600 Hz的时钟才可以。为产生高精度的时钟,我选了6MHz(6M能整除9600)的晶振来提供外部时钟。当然,你也可以选其它频率的时钟来产生9600 Hz的时钟。对于6MHz时钟,需要设计一个625进制的分频器来产生9600波特率的时钟信号。用VHDL设计分频器较简单,在这里就不再给出源程序了。

3.2 发送电路的设计

根据采用的帧格式,需要发送的数据为10位(1位开始位、8位数据位、1位停止位),在发送完这10位后,就应该停止发送,并使发送端电平处于逻辑1,然后等候下次的发送。下面是实现上述功能的VHDL源程序:


Library Ieee;


Use Ieee.Std_logic_1164.All;


Entity Com Is


Port(Clk,En:in Std_logic;


Send_data:in Std_logic_vector(9 Downto 0);


Serial:out Std_logic);


End Com;


Architecture Com_arc Of Com Is


Begin


Process(Clk)


Variable Count:integer Range 0 To 9 :=0;


Begin


If En=''0'' Then


Count:=0;


Serial<=''1'';


Elsif Rising_edge(Clk) Then


If Count=9 Then


Serial<=Send_data(9);


Else


Serial<=Send_data(Count);


Count:=Count+1;


End If;


End If;


End Process;


End Com_arc;


其中,Send_data(0 To 9)表示需要发送的数据帧,发送时,开始位Send_data(0)必须为逻辑0,停止位Send_data(9)必须为逻辑1,否者与硬件电路连接的设备接收到的数据会出现错误。在发送每一帧之前,首先给输入端En一个低电平脉冲,让电路复位(Count置0),然后开始发送。变量Count 在进程中用来记录发送的数据数目,当数据帧发送完后,发送端就一直发送停止位(逻辑1)。




3.3 时序仿真

选EDA 工具,对VHDL源程序编译。用的是 Altera公司的MAX+Plus II 9.3 Baseline,这个工具支持VHDL的编译、仿真。图2是编译后的仿真结果,其中,Clk为频率9600Hz的时钟,Send_data0为开始位, Send_data[8..0]为数据位, Send_data9为停止位。结果显示,输出完全是按数据帧格式发送的。


4 串行接收电路的设计

接收电路比发送电路要复杂,接收电路要时实检测起始位的到来,一旦检测到起始位到,就要将这一帧数据接收下来。为提高接收的准确性,减少误码率,每一位数据都用3倍频的波特率对数据进行采样(如图3所示),然后对3次采样结果进行判决:如果3次采样中至少有2次为高电平,则接收这一位数据被判决为高电平,否者,为低电平。


4.1 波特率发生器和采样时钟的设计

为完成3次采样,除了频率为9600Hz的接收时钟外,还要有一个3倍频的采样时钟。下面是实现上述功能的VHDL源程序:


Library Ieee;

Use Ieee.Std_logic_1164.All;


Entity Count625 Is


Port(Clk,En:in Std_logic; Clock1,Clock3:Out Std_logic);


End Count625;


Architecture Count625_arc Of Count625 Is


Begin


Process(Clk,En)


Variable Count:integer Range 0 To 625 :=0;


Begin


If En=''0'' Then


NUll;


Elsif (Rising_edge(Clk)) Then


Count:=Count+1;


If Count=625 Then


Clock1<=''1''; Count:=0;


Else


Clock1<=''0'';


End If;


If (Count=100 Or Count=300 Or Count=500 ) Then


Clock3<=''1'';


Else


Clock3<=''0'';


End If;


End If;


End Process;


End Count625_arc;


其中Clk为6MHz的时钟;En控制波形的产生; Clock1为9600Hz的接收时钟; Clock3为3倍频的采样时钟。

4 串行接收电路的设计

接收电路比发送电路要复杂,接收电路要时实检测起始位的到来,一旦检测到起始位到,就要将这一帧数据接收下来。为提高接收的准确性,减少误码率,每一位数据都用3倍频的波特率对数据进行采样(如图3所示),然后对3次采样结果进行判决:如果3次采样中至少有2次为高电平,则接收这一位数据被判决为高电平,否者,为低电平。


4.1 波特率发生器和采样时钟的设计

为完成3次采样,除了频率为9600Hz的接收时钟外,还要有一个3倍频的采样时钟。下面是实现上述功能的VHDL源程序:


Library Ieee;

Use Ieee.Std_logic_1164.All;


Entity Count625 Is


Port(Clk,En:in Std_logic; Clock1,Clock3:Out Std_logic);


End Count625;


Architecture Count625_arc Of Count625 Is


Begin


Process(Clk,En)


Variable Count:integer Range 0 To 625 :=0;


Begin


If En=''0'' Then


NUll;


Elsif (Rising_edge(Clk)) Then


Count:=Count+1;


If Count=625 Then


Clock1<=''1''; Count:=0;


Else


Clock1<=''0'';


End If;


If (Count=100 Or Count=300 Or Count=500 ) Then


Clock3<=''1'';


Else


Clock3<=''0'';


End If;


End If;


End Process;


End Count625_arc;


其中Clk为6MHz的时钟;En控制波形的产生; Clock1为9600Hz的接收时钟; Clock3为3倍频的采样时钟。


4.2 接收电路的设计

串行接收电路首先要能判断接收数据的到来,即每一帧的开始,然后对数据进行3次采样,最后判决输出。为简化设计,帧格式仍然采用1位开始位+8位数据位+1位停止位。下面是设计的接收电路VHDL程序:


Library Ieee;


Use Ieee.Std_logic_1164.All;


Entity Com_receive10 Is




Port(Com,Clr,Clk1,Clk3:In Std_logic;Q:out Std_logic_vector(0 To 9);Valid:out Std_logic);

End Com_receive10;


Architecture Com_receive10_arc Of Com_receive10 Is


Signal Enable:std_logic :=''1'';


Signal Hold:std_logic :=''0'';


Signal N:std_logic_vector(0 To 2) :="000";


Begin


Valid<=Enable And Hold;


Process(Clk1,Clr)


Variable Num:integer Range 0 To 9 :=0;


Begin


If Clr=''0'' Then


Enable<=''1''  Num:=0; Q<="0000000000";


Elsif (Rising_edge(Clk1)) Then


Q(Num)<=(N(0) And N(1)) Or (N(1) And N(2)) Or (N(0) And N(2));


If Num=9 Then


Enable<=''0''; Num:=0;


Else


Num:=Num+1;


End If;


End If;


End Process;


Process(Clk3,Clr)


Variable M:integer Range 0 To 2 :=0;


Begin


If Clr=''0'' Then


M:=0;


Elsif(Rising_edge(Clk3)) Then


N(M)<=Com;


If M=2 Then


M:=0;


Else


M:=M+1;


End If;


End If;


End Process;


Process(Clr,Com)


Begin




If Clr=''0'' Then

Hold<=''0'';


Elsif Falling_edge(Com) Then


Hold<=''1'';


End If;


End Process;


End Com_receive10_arc;


其中,N(M)<=Com 用来对波形采样;Q(Num)<=(N(0) And N(1)) Or (N(1) And N(2)) Or (N(0) And N(2))是对其中1位数据的3次采样结果判决;Num用来记录接收的数据位数;Falling_edge(Com)是用来时实检测每一帧的起始位(即下降沿)的到来;Valid<=Enable And Hold用来输出到波特率发生器电路单元控制时钟的产生,最后将一帧的10位数据输出。


用MAX+Plus II 9.3 Baseline将上面两个VHDL文件制成库器件,然后在电路图上调出来,最后做成的串行接收电路图如图4所示。




4.3 时序仿真

时序仿真如图5所示,Receive为接收到的序


列波形,最后结果:接收到的数据位为6D,起始位为0,停止位为1。


5 结束语


VHDL 语言设计的出现从根本上改变了以往数字电路的设计模式,使电路设计由硬件设计转变为软件设计,这样提高了设计的灵活性,降低了电路的复杂程度,修改起来也很方便。利用VHDL设计的灵活性,根据串行通信协议的要求,可以在实验室利用先进的EDA工具,用VHDL设计出符合自己实际需求的异步串行通信电路。


本文设计出的基于VHDL异步串行通信电路,在实验室已经与计算机串口RS-232进行了通信实验(注意:TTL和RS-232逻辑电平的转换)。实验证明,0至255的所有数据都能被正确收、发。


 

关键字 : VHDL 串口  电路设计 RS232 
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